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Hardware Documentazione - Documentazione sull'S.P.D.


Introduzione

Queste specifiche definiscono i requisiti delle strutture dati del Serial Presence Detect (SPD) per i moduli di memoria di DRAM sincrona (DIMM SDRAM). Questi moduli DIMM di SDRAM sono destinati per l'uso come memoria principale installata sulle piastre madri dei personal computer, delle workstation e/o server. Queste specifiche seguono prevalentemente le specifiche SPD di JEDEC per i moduli SDRAM da 168 piedini.

 

Gradi di prestazioni dei moduli SDRAM

Vengono definiti tre gradi di prestazioni nelle fonti dell'SPD:

  • CAS Latency x, corrispondente al più alto indice di latenza, con le prestazioni più basse
  • CAS Latency x-1, la seconda più elevata latenza
  • CAS Latency x-2, la terza più elevata latenza, con le prestazioni più elevate

Questa è una serie relativa di tre latenze, con CL x che rappresenta la più disponibile comunemente a questo grado di velocità. Il grado di prestazioni del modulo è determinato dal tempo di accesso alla lettura dei dati (Tac) e dal tempo di ciclo RAS (Trc) supportato dai componenti della SDRAM. I numeri di latenza in successione dipendono dalle velocità supportate dal modulo.

 

Specifiche del componente EEPROM

La funzione Serial Presence Detect (letteralmente Rilevamento Seriale dell'Aspetto) viene implementata usando un componente EEPROM da 2048 bit. Questo dispositivo di memorizzazione permanente contiene i dati programmati dal produttore del modulo DIMM che identifica il tipo del modulo, l'organizzazione della SDRAM e i parametri di temporizzazione.

 

Formato dati dell'SPD

Nella seguente tabella vengono descritti i singoli byte che compongono il Serial Presence Detect di un modulo SDRAM.

Numero Byte Funzione Richiesto/ Opzionale
0 Numero di byte usati dal produttore del modulo
Questo campo descrive il numero totale di byte usati dal produttore del modulo per i dati dell'SPD e per le informazioni specifiche opzionali fornite dal fornitore. Il conteggio dei byte include i campi per tutti i dati richiesti ed opzionali.
  • 0 = Non definito
  • 1 = 1 byte
  • 2 = 2 byte
  • ... = ...
  • FF (esadecimale) = 255 byte
Richiesto
1 Dimensione totale della memoria SPD
Questo campo descrive la dimensione totale della memoria seriale usata per mantenere i dati dell'SPD.
  • 01 (esadecimale) = 2 byte
  • 02 = 4 byte
  • 03 = 8 byte
  • 04 = 16 byte
  • 05 = 32 byte
  • 06 = 64 byte
  • 07 = 128 byte
  • 08 = 256 byte
  • 09 = 512 byte
  • 0A = 1024 byte
  • 0B = 2048 byte
  • 0C = 4096 byte
  • 0D = 8192 byte
Richiesto
2 Tipo di memoria
Questo campo descrive il tipo basilare di memoria implementata sul modulo.
  • 02 (esadecimale) = EDO
  • 04 = SDRAM
Richiesto
3 Numero di bit dell'indirizzo di riga
Questo campo descrive il numero di bit dell'indirizzo della riga nella matrice SDRAM. Nota: il numero di bit dell'indirizzo della riga non include la selezione del banco. Se il modulo ha soltanto un banco o se il modulo ha due banchi della stessa dimensione e organizzazione, allora i bit 3:0 descrivono il numero di bit dell'indirizzo della riga e i bit 7:4 sono impostati a zero. Se il modulo ha due banchi con differente dimensione/organizzazione, allora i bit 3:0 descrivono l'indirizzamento della riga per il banco 1 e i bit 7:4 descrivono l'indirizzamento della riga per il banco 2. I seguenti valori esadecimali valgono sia per i bit 7:4, sia per i bit 3:0.
  • 0 (esadecimale) = Non definito
  • 1 = 1/16 (numero di bit dell'indirizzamento riga)
  • 2 = 2/17
  • ... = ...
  • 7 = 7
  • 8 = 8
  • ... = ...
  • B = 11
  • ... = ...
  • E = 14
  • F = 15
Richiesto
4 Numero di bit dell'indirizzo di colonna
Questo campo descrive il numero di bit dell'indirizzo della colonna nella matrice SDRAM. Nota: il numero di bit dell'indirizzo della riga non include la selezione del banco o il bit di AutoPrecharge. Se il modulo ha soltanto un banco o se il modulo ha due banchi della stessa dimensione e organizzazione, allora i bit 3:0 descrivono il numero di bit dell'indirizzo della colonna e i bit 7:4 sono impostati a zero. Se il modulo ha due banchi con differente dimensione/organizzazione, allora i bit 3:0 descrivono l'indirizzamento della colonna per il banco 1 e i bit 7:4 descrivono l'indirizzamento della colonna per il banco 2. I seguenti valori esadecimali valgono sia per i bit 7:4, sia per i bit 3:0.
  • 0 (esadecimale) = Non definito
  • 1 = 1/16 (numero di bit dell'indirizzamento colonna)
  • 2 = 2/17
  • ... = ...
  • 7 = 7
  • 8 = 8
  • ... = ...
  • B = 11
  • ... = ...
  • E = 14
  • F = 15
Richiesto
5 Numero di righe del modulo
Questo campo descrive il numero di righe dei componenti della SDRAM sul modulo. Il byte 17 si rivolge ai banchi del dispositivo SDRAM (un modulo con due righe potrebbe avere dispositivi con 2-16 banchi interni).
  • 00 (esadecimale) = Non definito
  • 01 = 1 banco
  • 02 = 2 banchi
  • ... = ...
  • FE = 254
  • FF = 255
Richiesto
6 & 7 Larghezza dei dati del modulo
Questo campo descrive la larghezza dei dati sul modulo SDRAM. Il bit 0 del byte 6 rappresenta il bit meno significativo, mentre il bit 7 del byte 7 rappresenta il bit più significativo. Ad esempio il valore 144 viene rappresentato con il byte 7 impostato a zero e il byte 6 impostato a 144 (90 esadecimale). Valori limite: Undefined se entrambi i byte sono zero, 256 se il byte 7 è 1 e il byte 6 è 0.
Richiesto
8 Livelli del segnale di interfaccia del modulo
Questo campo descrive l'interfaccia del voltaggio del segnale del modulo SDRAM.
  • 00 (esadecimale) = 5,0 volt / TTL
  • 01 = LVTTL
  • 02 = HSTL 1,5
  • 03 = SSTL 3,3
  • 04 = SSTL 2,5
Richiesto
9 Periodo di tempo del Ciclo della SDRAM
Questo campo definisce il periodo di tempo totale del ciclo minimo (periodo di clock) per la SDRAM. Ad esempio se la SDRAM supporta il tempo di latenza CAS 3, 2 e 1 (come indicato nel byte 18), questo byte definisce il Tclk per la latenza CAS 3. Il byte è spezzato in due parti: la parte di ordine più elevato (bit 4-7) indica il tempo del ciclo con una granulosità di 1 ns; il valore presente nella parte di ordine più basso ha una granularità di 1/10 ns e viene aggiunto al valore della parte di ordine più elevato.
Richiesto
10 Periodo di tempo di Accesso dal Clock della SDRAM
Questo campo definisce il massimo clock per l'uscita dei dati per la SDRAM (Tac). Ad esempio se la SDRAM supporta il tempo di latenza CAS 3, 2 e 1 (come indicato nel byte 18), questo byte definisce il Tac per la latenza CAS 3. Il byte è spezzato in due parti: la parte di ordine più elevato (bit 4-7) indica il tempo del ciclo con una granulosità di 1 ns; il valore presente nella parte di ordine più basso ha una granularità di 1/10 ns e viene aggiunto al valore della parte di ordine più elevato.
Richiesto
11 Tipo di configurazione del modulo
Questo campo definisce lo schema di rilevamento e correzione degli errori del modulo.
  • 00 (esadecimale) = Nessuno schema.
  • 01 = Parità
  • 02 = ECC
Richiesto
12 Tipo e velocità del rinfresco
Questo campo definisce il tipo e la velocità di rinfresco del modulo. Il bit 7, se impostato a 1, attiva l'autorinfresco.
  • 00 (esadecimale, bit 6-0) = Normale (15,625 us)
  • 01 = Ridotto (x0,25)... 3,9 us
  • 02 = Ridotto (x0,5) 7,8 us
  • 03 = Esteso (x2) 31,3 us
  • 04 = Esteso (x4) 62,5 us
  • 05 = Esteso (x8) 125 us
Richiesto
13 Larghezza SDRAM (SDRAM primaria)
I bit 6:0 di questo byte definiscono la larghezza dei dati dei componenti della SDRAM primaria usata sul modulo. La SDRAM primaria è quella che viene usata per i dati. Esempi di larghezze di SDRAM primaria (per i dati) sono x4, x8, x16 e x32. Il bit 7 di questo byte è un flag che indica che un secondo banco sul modulo ha una larghezza della SDRAM primaria di 2x rispetto al primo banco. Se il modulo ha due banchi con la stessa larghezza di SDRAM primaria o non ha proprio il secondo banco, allora il bit 7 rimane impostato a zero.
  • 00 (esadecimale, bit 6-0) = Larghezza dati non definita
  • 01 = 1
  • 02 = 2
  • 03 = 3
  • ... = ...
  • 7F = 127
Richiesto
14 Larghezza dati della SDRAM per il controllo degli errori
Se il modulo include il controllo degli errori e se la SDRAM dei dati primari non include questi bit (cioé ci sono separate SDRAM con controllo degli errori), allora la larghezza della SDRAM del controllo degli errori è espressa in questo byte. Esempi di larghezze di SDRAM con controllo degli errori includono x4, x8 e x16.
I bit 6:0 di questo byte definiscono la larghezza dei dati dei componenti della SDRAM del controllo degli errori usata sul modulo. Il bit 7 di questo byte è un flag che indica che un secondo banco sul modulo ha una larghezza della SDRAM del controllo degli errori di 2x rispetto al primo banco. Se il modulo ha due banchi con la stessa larghezza di SDRAM del controllo degli errori o non ha proprio il secondo banco, allora il bit 7 rimane impostato a zero.
  • 00 (esadecimale, bit 6-0) = Larghezza dati non definita
  • 01 = 1
  • 02 = 2
  • 03 = 3
  • ... = ...
  • 7F = 127
Richiesto
15 Attributi del dispositivo SDRAM, ritardo minimo del clock per gli indirizzi casuali di colonna consecutivi
  • 00 (esadecimale) = Numero di clock non definito
  • 01 = 1
  • 02 = 2
  • 03 = 3
  • ... = ...
  • FF = 255
Richiesto
16 Attributi del dispositivo SDRAM, Lunghezze di burst (a raffica) supportate
Questo byte definisce le varie lunghezze di burst supportate. Se la lunghezza di burst è supportata, allora il corrispondente bit è impostato a 1.
  • bit 0 = Lunghezza di burst pari a 1
  • bit 1 = Lunghezza di burst pari a 2
  • bit 2 = Lunghezza di burst pari a 4
  • bit 3 = Lunghezza di burst pari a 8
  • bit 4 = Riservato (per scopi futuri)
  • bit 5 = Riservato (per scopi futuri)
  • bit 6 = Riservato (per scopi futuri)
  • bit 7 = Lunghezza di burst pari alla pagina.
Richiesto
17 Attributi del dispositivo SDRAM, Numero di banchi sul dispositivo SDRAM
Questo byte definisce il numero di banchi interni ai dispositivi SDRAM per ogni riga dei moduli DIMM.
  • 00 (esadecimale) = Riservato
  • 01 = 1 banco
  • 02 = 2 banchi
  • 03 = 3
  • ... = ...
  • FF = 255
Richiesto
18 Attributi del dispositivo SDRAM, Latenza CAS
Questo byte definisce quali latenze CAS sono supportate. Se il bit è impostato a 1, allora quella latenza CAS è supportata.
  • bit 0 = Latenza CAS 1
  • bit 1 = Latenza CAS 2
  • bit 2 = Latenza CAS 3
  • bit 3 = Latenza CAS 4
  • bit 4 = Latenza CAS 5
  • bit 5 = Latenza CAS 6
  • bit 6 = Latenza CAS 7
  • bit 7 = Riservato (per scopi futuri).
Richiesto
19 Attributi del dispositivo SDRAM, Latenza CS
Questo byte definisce quali latenze CS sono gradite dal modulo. Se il bit è impostato a 1, allora quella latenza CS è supportata.
  • bit 0 = Latenza CS 1
  • bit 1 = Latenza CS 2
  • bit 2 = Latenza CS 3
  • bit 3 = Latenza CS 4
  • bit 4 = Latenza CS 5
  • bit 5 = Latenza CS 6
  • bit 6 = Latenza CS 7
  • bit 7 = Riservato (per scopi futuri).
Richiesto
20 Attributi del dispositivo SDRAM, Latenza WE (scrittura)
Questo byte definisce quali latenze WE sono gradite dal modulo. Se il bit è impostato a 1, allora quella latenza WE è supportata.
  • bit 0 = Latenza WE 1
  • bit 1 = Latenza WE 2
  • bit 2 = Latenza WE 3
  • bit 3 = Latenza WE 4
  • bit 4 = Latenza WE 5
  • bit 5 = Latenza WE 6
  • bit 6 = Latenza WE 7
  • bit 7 = Riservato (per scopi futuri).
Richiesto
21 Attributi del dispositivo SDRAM
Questo byte definisce vari aspetti del modulo. Se un aspetto è attivato, allora il corrispondente bit è impostato a 1.
  • bit 0 = Indirizzo bufferizzato/Ingressi di controllo
  • bit 1 = Indirizzo depositato/Ingressi di controllo
  • bit 2 = PLL integrato (Clock)
  • bit 3 = Ingressi DQMB bufferizzati
  • bit 4 = Ingressi DQMB depositati
  • bit 5 = Ingresso clock differenziale
  • bit 6 = Indirizzo riga ridondante
  • bit 7 = Riservato (per scopi futuri).
Richiesto
22 Attributi del dispositivo SDRAM
Questo byte definisce vari aspetti delle SDRAM contenute nel modulo. Se un aspetto è attivato, allora il corrispondente bit è impostato a 1.
  • bit 0 = Supporto della funzionalità "Early RAS# Precharge"
  • bit 1 = Supporto della funzionalità "Auto-Precharge"
  • bit 2 = Supporto della funzionalità "Precharge All"
  • bit 3 = Supporto della funzionalità "Write1/Read Burst"
  • bit 4 = Tolleranza Vcc inferiore (0 = 10%, 1 = 5%)
  • bit 5 = Tolleranza Vcc superiore (0 = 10%, 1 = 5%)
  • bit 6 = Riservato (per scopi futuri).
  • bit 7 = Riservato (per scopi futuri).
Richiesto
23 Periodo di tempo del Ciclo della SDRAM (seconda latenza CAS più alta)
Questo campo definisce il periodo di tempo totale del ciclo minimo (periodo di clock) per la SDRAM quando opera nella sua seconda latenza CAS più alta. Ad esempio se la SDRAM supporta il tempo di latenza CAS 3, 2 e 1 (come indicato nel byte 18), questo byte definisce il Tclk per la latenza CAS 2. Il byte è spezzato in due parti: la parte di ordine più elevato (bit 4-7) indica il tempo del ciclo con una granulosità di 1 ns; il valore presente nella parte di ordine più basso ha una granularità di 1/10 ns e viene aggiunto al valore della parte di ordine più elevato.
Richiesto
24 Periodo di tempo di Accesso dal Clock della SDRAM (seconda latenza CAS più alta)
Questo campo definisce il massimo clock per l'uscita dei dati per la SDRAM (Tac) quando opera nella sua seconda latenza CAS più alta. Ad esempio se la SDRAM supporta il tempo di latenza CAS 3, 2 e 1 (come indicato nel byte 18), questo byte definisce il Tac per la latenza CAS 2. Il byte è spezzato in due parti: la parte di ordine più elevato (bit 4-7) indica il tempo del ciclo con una granulosità di 1 ns; il valore presente nella parte di ordine più basso (bit 3-0) ha una granularità di 1/10 ns e viene aggiunto al valore della parte di ordine più elevato.
Richiesto
25 Periodo di tempo del Ciclo della SDRAM (terza latenza CAS più alta)
Questo campo definisce il periodo di tempo totale del ciclo minimo (periodo di clock) per la SDRAM quando opera nella sua terza latenza CAS più alta. Ad esempio se la SDRAM supporta il tempo di latenza CAS 3, 2 e 1 (come indicato nel byte 18), questo byte definisce il Tclk per la latenza CAS 1. Il byte è spezzato in due parti: la parte di ordine più elevato (bit 7-2) indica il tempo del ciclo con una granulosità di 1 ns; il valore presente nella parte di ordine più basso (bit 1-0) ha una granularità di 1/4 ns e viene aggiunto al valore della parte di ordine più elevato.
Opzionale
26 Periodo di tempo di Accesso dal Clock della SDRAM (terza latenza CAS più alta)
Questo campo definisce il massimo clock per l'uscita dei dati per la SDRAM (Tac) quando opera nella sua terza latenza CAS più alta. Ad esempio se la SDRAM supporta il tempo di latenza CAS 3, 2 e 1 (come indicato nel byte 18), questo byte definisce il Tac per la latenza CAS 1. Il byte è spezzato in due parti: la parte di ordine più elevato (bit 7-2) indica il tempo del ciclo con una granulosità di 1 ns; il valore presente nella parte di ordine più basso (bit 1-0) ha una granularità di 1/4 ns e viene aggiunto al valore della parte di ordine più elevato.
Opzionale
27 Periodo di tempo minimo di Precharge (precarica) della riga
Questo byte definisce il tempo di precarica per attivare il minimo (Trp) usando una granularità di 1 ns.
  • 00 (esadecimale, bit 7-0) = Periodo minimo non definito
  • 01 = 1 ns
  • 02 = 2 ns
  • ... = ...
  • 1E = 30 ns
  • ... = ...
  • FF = 255 ns
Richiesto
28 Periodo di tempo minimo di attivazione riga
Questo byte definisce il tempo di ritardo tra le attivazioni delle righe (Trrd) usando una granularità di 1 ns.
  • 00 (esadecimale, bit 7-0) = Periodo minimo non definito
  • 01 = 1 ns
  • 02 = 2 ns
  • ... = ...
  • 1E = 30 ns
  • ... = ...
  • FF = 255 ns
Richiesto
29 Periodo di tempo minimo di ritardo RAS-CAS
Questo byte definisce il tempo di ritardo tra RAS e CAS (Trcd) usando una granularità di 1 ns.
  • 00 (esadecimale, bit 7-0) = Periodo minimo non definito
  • 01 = 1 ns
  • 02 = 2 ns
  • ... = ...
  • 1E = 30 ns
  • ... = ...
  • FF = 255 ns
Richiesto
30 Larghezza minima dell'impulso RAS
Questo byte definisce il minimo periodo di tempo tra l'attivazione e il precharge (Tras) usando una granularità di 1 ns.
  • 00 (esadecimale, bit 7-0) = Periodo minimo non definito
  • 01 = 1 ns
  • 02 = 2 ns
  • ... = ...
  • 1E = 30 ns
  • ... = ...
  • FF = 255 ns
Richiesto
31 Densità di ogni riga del modulo
Questo byte descrive la capacità di memoria di ogni riga fisica sul modulo DIMM. Questo byte avrà almeno un bit impostato a 1 per rappresentare almeno la dimensione di una riga. Se vi è più di una riga sul modulo (come rappresentato nel byte 5) ed esse hanno la stessa dimensione, allora viene impostato solo un bit in questo campo. Se il modulo ha più di una riga di differenti dimensioni allora più di un bit verrà impostato.
  • bit 0 = 4 Mbyte
  • bit 1 = 8 Mbyte
  • bit 2 = 16 Mbyte
  • bit 3 = 32 Mbyte
  • bit 4 = 64 Mbyte
  • bit 5 = 128 Mbyte
  • bit 6 = 256 Mbyte
  • bit 7 = 512 Mbyte
Richiesto
32-35 Impostazione dell'ingresso e tempo di controllo
La definizione di questi byte è in via di definizione presso il comitato Jedec. Il byte 32 corrisponde alla voce "periodo di tempo di impostazione dell'ingresso del segnale Comando e Indirizzamento". Il byte 33 corrisponde alla voce "periodo di tempo del controllo dell'ingresso del segnale Comando e Indirizzamento". Il byte 34 corrisponde alla voce "periodo di tempo di impostazione dell'ingresso del segnale dati". Il byte 35 corrisponde alla voce "periodo di tempo del controllo dell'ingresso del segnale dati". La struttura dati proposta per ogni byte proposto è la seguente:
  • bit 7 = 0, definisce un periodo di tempo di impostazione positivo
  • bit 7 = 1, definisce un periodo di tempo di impostazione negativo
  • bit 6-4, definisce il periodo di tempo di impostazione in ns
  • bit 3-0, definisce il periodo di tempo di impostazione in decimi di ns
Richiesto
36-61 Riservato (per scopi futuri)  
62 Codice di revisione dei dati SPD
Questo byte indica il numero di revisione dell'SPD. Per la revisione 1.2 dell'SPD e superiore esso deve essere codificato in BCD. Ad esempio per la revisione 1.2 dell'SPD, questo campo deve contenere il valore 12.
Richiesto
63 Somma di controllo per i byte 0-62
Questo byte è la somma di controllo dei byte da 0 a 62. Questo byte contiene il valore degli 8 bit inferiori della somma aritmetica dei byte da 0 a 62.
Richiesto
64-71 Codice identificativo JEDEC del produttore Opzionale
72 Località di fabbricazione Opzionale
73-90 Numero identificativo del produttore Opzionale
91-92 Codice di revisione Opzionale
93-94 Data di fabbricazione Opzionale
95-98 Numero seriale di assemblaggio Opzionale
99-125 Dati specifici del produttore Opzionale
126 Specifiche di Intel per la frequenza
Questo byte definisce la frequenza di clock delle specifiche SDRAM DIMM di Intel. Per il supporto ai 100Mhz, questo byte deve essere programmato con il valore 64 (esadecimale). Per il supporto ai 66Mhz, questo byte deve essere programmato con il valore 66 (esadecimale), che è richiesto per compatibilità all'indietro con il codice esistente dei BIOS.
Richiesto
127 Dettagli sulle specifiche Intel per il supporto ai 100Mhz
Questo byte definisce i dettagli della componente SDRAM e l'interconnessione al Clock per i moduli DIMM.
  • bit 0 = Supporto del "Concurrent Auto-Precharge" (auto-precarica contemporanea) definito da Intel
  • bit 1-2 = Supporto CL2 e CL3 (04 = CAS Latency 3, 06 = CAS Latency 2)
  • bit 3 = Riservato per scopi futuri
  • bit 4 = CLK3 è connesso al DIMM
  • bit 5 = CLK2 è connesso al DIMM
  • bit 6 = CLK1 è connesso al DIMM
  • bit 7 = CLK0 è connesso al DIMM
Richiesto
128-... Locazioni di memorizzazione non usate  

 



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Ultimo aggiornamento : 17/01/2009.   
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